Los transistores de canal de silicio policristalino se han utilizado como TFT de pantalla durante mucho tiempo y recientemente se han utilizado en un Flash NAND vertical 3D que es un transistor con NAND de plano 2D en posición vertical. Además, los transistores de compuerta múltiple como FinFETs y una estructura de compuerta total (GAA) se han utilizado para suprimir los efectos de canal corto para aplicaciones lógicas/análogas y de memoria. Se han desarrollado modelos compactos para TFTs planos de canal de silicio policristalino (polisilicio) y MOSFETs GAA de canal de silicio monocristalino por separado, sin embargo, hay pocos modelos que consideren estas dos físicas al mismo tiempo. En este trabajo, derivamos un nuevo modelo analítico corriente-tensión para el transistor GAA con canal de polisilicio considerando las coordenadas cilíndricas y el efecto de los límites de grano. Basándonos en la fórmula derivada, se propuso por primera vez el modelo I-V compacto para varias regiones de funcionamiento y voltaje de umbral. El modelo propuesto se comparó con los datos medidos y se observaron buenas coincidencias.