En este trabajo se analiza un concepto de empaquetado de múltiples pasos (MSP) para SiC-MOSFETs conectados en serie. La capacitancia parásita generada por el aislamiento dieléctrico de cada dispositivo en la pila tiene un impacto significativo en el comportamiento dinámico de los dispositivos SiC, lo que afecta el rendimiento de distribución de voltaje. El estudio realizado en este trabajo revela que la red de capacitancia parásita introducida por el empaquetado plano clásico desequilibra el voltaje a través de los SiC-MOSFETs conectados en serie. Por lo tanto, se propone una nueva configuración de red de capacitancia parásita fuente-dren proporcionada por el MSP para mejorar el equilibrio de voltaje entre los dispositivos conectados en serie. El concepto se introduce y se analiza gracias a modelos equivalentes y simulaciones en el dominio del tiempo. Para verificar el análisis, se prueba el reparto de voltaje entre cuatro SiC MOSFETs de 1.2 kV conectados en serie en un montaje de prueba de doble pulso. Los resultados experimentales confirman que el MSP tiene un mejor rendimiento que el clásico en cuanto al reparto de voltaje. Además, la investigación propuesta muestra que el MSP aumenta el punto medio de la celda de conmutación. También se discuten el análisis sensible y las consideraciones de gestión térmica para aclarar las limitaciones del MSP e indicar las formas de optimizar el MSP desde un punto de vista térmico.