En la industria de VLSI, la capacidad de anticipar la tolerancia a la variabilidad es esencial para comprender el potencial rendimiento futuro de los circuitos. La herramienta Cadence Virtuoso se utiliza en este estudio para evaluar cómo las fluctuaciones PVT afectan a varios circuitos de transistores de efecto de campo con forma de aleta (FinFET). En esta investigación, se discuten circuitos basados en FinFET de alto rendimiento a 7 nm con variación en temperatura y voltaje. La idea detrás de la tecnología es la mejora de la disipación de potencia y la reducción de la demora al aumentar la temperatura y reducir el voltaje de alimentación. Con el uso de un modelo predictivo de compuerta múltiple, se lleva a cabo una simulación empleando lógica domino diversa en el nodo de tecnología de 7 nm de los archivos FinFET. El circuito lógico de set-reset propuesto y el método de circuito en cascada de alta velocidad muestran una menor disipación de potencia y demora en comparación con el domino de espejo de corriente actual, la demora de reloj de alta velocidad y la demora de reloj de alta velocidad modificada con variación de temperatura y voltaje de alimentación. Para el circuito lógico de set-reset propuesto y el circuito en cascada de alta velocidad, se realiza una simulación de Monte Carlo para encontrar la media y la desviación estándar. Las simulaciones de FinFET se ejecutan en el circuito sugerido para la reducción de la demora al aumentar la temperatura y reducir el voltaje de alimentación de 0.7 V a 0.3 V. En comparación, el método propuesto resulta en una disminución máxima de potencia en comparación con los existentes. En comparación con el existente, las técnicas propuestas logran una reducción máxima de demora y área.