Se presentan, analizan y comparan dos arquitecturas de divisores de frecuencia en la lógica de corriente plegada MOS que permiten operar a voltajes ultra bajos gracias al sesgo de cuerpo directo. La primera arquitectura considerada explota bloques de construcción de división por dos (DIV2) nType y pType sin desplazadores de nivel, mientras que la segunda se basa en la cascada de DIV2 nType con desplazador de nivel de entrada. Ambas arquitecturas han sido propuestas previamente por los mismos autores con voltajes de suministro más altos, pero pueden funcionar con un voltaje de suministro tan bajo como 0.5 V debido al abatimiento del umbral permitido por el sesgo de cuerpo directo. Para cada arquitectura, se consideran estrategias de diseño analítico para optimizar el divisor bajo diferentes escenarios de operación y se presenta una comparación entre todos los casos estudiados. Se informan resultados de simulación considerando un proceso CMOS FDSOI de 28 nm comercial para confirmar las ventajas y características de las diferentes arquitecturas y estrategias de diseño. El análisis muestra que el uso del sesgo de cuerpo directo permite diseñar divisores de frecuencia que tienen la mejor eficiencia. Además, hemos encontrado que la arquitectura de divisor de frecuencia basada en DIV2 nType y pType sin desplazador de nivel siempre proporciona un mejor rendimiento tanto en velocidad como en consumo de energía, acercándose a unos 17 GHz de frecuencia máxima de operación con menos de 30 de consumo de energía.