En este estudio, diseñamos un amplificador de potencia diferencial de dos etapas de banda - utilizando un proceso RFCMOS de 65 nm. Para mejorar la potencia de salida del amplificador de potencia, se utilizó una estructura de tres pilas en la etapa de potencia, mientras que la etapa del controlador del amplificador de potencia se diseñó con una estructura de fuente común para minimizar el consumo de energía en la etapa del controlador. El diseño de un capacitor de compuerta externo para la etapa de potencia apilada se dividió para maximizar el rendimiento del transistor de potencia. Con el diseño dividido propuesto del capacitor externo, se mejoraron la ganancia, la potencia de salida y la eficiencia de potencia añadida (PAE). Además, se aplicó una técnica de neutralización capacitiva a las etapas de potencia y controlador para garantizar la estabilidad y mejorar la ganancia del amplificador de potencia. La potencia P medida y la potencia de saturación fueron de 22.0 dBm y 23.3 dBm, respectivamente, mientras que la PAE máxima fue del 27.8% a 28.5 GHz.