Se proporcionó y simuló un amplificador de potencia (PA) en cascada de dos etapas que emplea un interetapa propuesto de Resistor-Capacitor (RC). La topología de reutilización de corriente se emplea en la primera etapa para reducir el consumo de energía, mientras que el interetapa RC ayuda a enriquecer la planitud de ganancia y la coincidencia de banda ancha. La topología de pico en derivación en una configuración de fuente común se adopta en la segunda etapa para mejorar la ganancia de potencia. La simulación de postdiseño se realiza utilizando el proceso CMOS de TSMC de 65 nm que opera en un rango de frecuencia de 3.1 GHz a 10.6 GHz. Los resultados de la simulación de postdiseño indican que se logra una alta ganancia plana de aproximadamente 22.8 +/- 1.2 dB, una pequeña variación de retardo de grupo de +/-50 ps, y una buena coincidencia de entrada y salida de menos de -10 dB sobre la banda de trabajo deseada. Además, se logra una potencia de salida saturada de 10 dBm y una eficiencia máxima de potencia agregada (PAE) del 29.5% a 6 GHz. El PA propuesto consume poca potencia de 15.5 mW desde un voltaje de suministro de 1.2 V.