La multiplicación modular es una operación crucial en sistemas de criptografía de clave pública como RSA y ECC. En este estudio, analizamos y mejoramos los pasos de iteración del algoritmo clásico de multiplicación modular de Montgomery (MMM) y proponemos una estructura de canalización entrelazada (IP), que cumple con los requisitos de alto rendimiento y bajo costo para dispositivos de Internet de las cosas. En comparación con la estructura de canalización clásica, el IP no requiere un elemento de procesamiento multiplexor (PE), lo que ayuda a acortar el camino de datos de los resultados intermedios. Introducimos además una interrupción en el camino crítico para completar un paso iterativo del algoritmo MMM en dos ciclos de reloj. Nuestra arquitectura de hardware propuesta se implementa en Xilinx Virtex-7 Series FPGA, utilizando DSP48E1, para realizar el multiplicador. Los resultados implementados muestran que la multiplicación modular de 1024 bits por 2048 bits requiere 1.03 s y 2.13 s, respectivamente. Además, nuestro análisis de producto de área-tiempo revela un resultado favorable en comparación con los diseños más avanzados en un módulo de 1024 bits y 2048 bits.