Con el desarrollo de la tecnología de teledetección y la tecnología de circuitos integrados de gran escala (VLSI), el procesamiento en tiempo real del Radar de Apertura Sintética (SAR) a bordo de satélites ha mejorado significativamente la capacidad de observación de la Tierra. Sin embargo, las características de la memoria externa han llevado a que la trasposición de matrices se convierta en un cuello de botella técnico que limita el rendimiento en tiempo real del sistema de imágenes SAR. Para resolver este problema, este documento combina un método de mapeo de datos optimizado y una arquitectura de hardware razonable para implementar un controlador de datos basado en la Matriz de Puertas Programables en Campo (FPGA).