En este artículo, proponemos un conjunto de soluciones algorítmicas eficientes para calcular convoluciones lineales cortas centradas en la implementación de hardware en VLSI. Consideramos convoluciones para secuencias de longitud 2, 3, 4, 5, 6, 7 y 8. Las unidades cableadas que implementan estos algoritmos pueden utilizarse como bloques de construcción al diseñar aceleradores basados en VLSI para sistemas de procesamiento de datos más complejos. Los algoritmos propuestos se centran en la implementación de hardware completamente paralelo, pero en comparación con el enfoque ingenuo de implementación de hardware completamente paralelo, requieren entre un 25% y aproximadamente un 60% menos, dependiendo de la longitud y los multiplicadores de hardware. Dado que el multiplicador ocupa un área mucho mayor en el chip que el sumador y consume más energía, los algoritmos propuestos son eficientes en recursos y energía en términos de su implementación de hardware.