La escalabilidad es un problema significativo en las arquitecturas de sistemas en un chip debido al rápido aumento en numerosos recursos en el chip. Además, los elementos de procesamiento híbridos demandan diversos requisitos de comunicación, que las arquitecturas de sistemas en un chip no pueden manejar adecuadamente. Se han propuesto arquitecturas de red en un chip para abordar los problemas de escalabilidad, contención, reutilización y congestión de las actuales arquitecturas de sistemas en un chip. La confiabilidad parece ser un aspecto desafiante de las arquitecturas de red en un chip debido a las fallas físicas introducidas en los procesos posteriores a la fabricación. Por lo tanto, para superar tales fallas en las arquitecturas de red en un chip, el enrutamiento tolerante a fallas es crítico. En este artículo, se propone un algoritmo de enrutamiento tolerante a fallas adaptativo en red, donde el algoritmo propuesto mejora un algoritmo de enrutamiento dinámico y adaptativo eficiente. El algoritmo propuesto evita los bloqueos vivos debido a su capacidad para seleccionar un puerto de salida alternativo. También logra evitar regiones congestionadas de la red y equilibra la carga de tráfico entre puertos de salida que tienen un número igual de saltos hasta su destino. Los resultados de la simulación verificaron que en un escenario sin fallas, la solución propuesta superó a un XY tolerante a fallas logrando una menor latencia. Al mismo tiempo, alcanzó una mayor proporción de entrega de flits en comparación con el algoritmo de enrutamiento dinámico y adaptativo eficiente. Mientras tanto, en la situación de una red defectuosa, el algoritmo propuesto podría alcanzar una mayor proporción de entrega de flits de hasta un 18% mientras consume menos energía en comparación con el algoritmo de enrutamiento dinámico y adaptativo eficiente.