A medida que la complejidad del diseño de circuitos continúa creciendo, el desarrollo de la tecnología de circuitos integrados (CI) tridimensionales (3D) se ha vuelto cada vez más vital. Aunque los CI 3D ofrecen velocidades de transmisión de señal más rápidas y un menor consumo de energía en comparación con los CI bidimensionales (2D) tradicionales, también plantean mayores desafíos en fabricación y pruebas. En las pruebas de memoria, los CI 2D tradicionales requieren solo una etapa de prueba, mientras que los CI 3D involucran tanto etapas de prueba previa al enlace como posterior al enlace, complicando el proceso de agrupación de memoria. La mayoría de los algoritmos de agrupación de memoria existentes se centran en las pruebas de CI 2D. Aunque un estudio abordó el problema de agrupación de memoria para las pruebas de CI 3D, no consideró el impacto de la programación de pruebas. Por el contrario, nuestro enfoque incorpora la programación de pruebas en el proceso de agrupación de memoria, lo que resulta en una reducción en la sobrecarga del área BIST. Los resultados experimentales demuestran que nuestro método reduce la sobrecarga del área del circuito de auto-prueba incorporado en un promedio del 10.28% en comparación con los de la literatura existente.