Este documento investiga el potencial de aprovechar la inteligencia artificial para automatizar y optimizar el proceso de verificación, particularmente en la generación de afirmaciones de System Verilog para un entorno de verificación de Advance Peripheral Bus utilizando la Metodología de Verificación Universal. La inteligencia artificial generativa, como ChatGPT, ha demostrado su capacidad para producir afirmaciones precisas y valiosas mediante el uso de indicaciones basadas en texto y entradas alimentadas por imágenes, reduciendo significativamente el esfuerzo manual requerido. Esta investigación presenta una forma de generar afirmaciones de System Verilog utilizando el aviso de ChatGPT, presentando una imagen a los Modelos de Lenguaje Grande y solicitando las afirmaciones necesarias para el protocolo respectivo. Este enfoque muestra el potencial de la inteligencia artificial para revolucionar la verificación funcional al automatizar tareas complejas, asegurando en última instancia un desarrollo más rápido y confiable de System-on-Chip. Las afirmaciones generadas por los Modelos de Lenguaje Grande se integran en un entorno de verificación de Advance Peripheral Bus existente. Este proceso implica ejecutar las afirmaciones en una plataforma gratuita de EDA Playground con los tres simuladores (Cadence Incisive, Mentor Questa y Synopsys Verilog Compiler Simulator). Las principales conclusiones son que el uso de ChatGPT-4.0 para generar afirmaciones de System Verilog reduce significativamente el tiempo y el esfuerzo requeridos para la verificación funcional, demostrando su potencial para mejorar la eficiencia y la precisión en la verificación de diseños complejos de System-on-Chip.