Un convertidor ADC SAR pseudo-pipelined de 9 bits y 1 GS/s en el dominio híbrido basado en VTC de ganancia variable y TDC segmentado
Autores: Bai, Suping; Wan, Zhi; Wan, Peiyuan; Zhang, Hongda; Ma, Yongkuo; Zhang, Xiaoyu; Liu, Xu; Chen, Zhijie
Idioma: Inglés
Editor: MDPI
Año: 2021
Acceso abierto
Artículo científico
2021
Un convertidor ADC SAR pseudo-pipelined de 9 bits y 1 GS/s en el dominio híbrido basado en VTC de ganancia variable y TDC segmentado
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería Eléctrica y Electrónica
Palabras clave
Convertidor analógico a digital
SAR
Operación pseudo-pipeline
VTC
STDC
Proceso CMOS
Licencia
CC BY-SA – Atribución – Compartir Igual
Consultas: 30
Citaciones: Sin citaciones
Este documento presenta un convertidor analógico-digital (ADC) de aproximación sucesiva de 9 bits y 1 GS/s. En esta arquitectura híbrida, se realiza la operación de pseudo-pipeline, lo que incrementa efectivamente la tasa de muestreo. El ADC adopta dos tecnologías clave: el convertidor de voltaje a tiempo de ganancia variable (VTC), que asegura que la linealidad no se vea comprometida; y el convertidor de tiempo a digital segmentado (STDC), que mejora aún más la linealidad de la cuantificación en el dominio del tiempo. El ADC prototipo se simula en un proceso CMOS de 65 nm estándar con un área activa de 0.038 mm. El SNDR y SFDR simulados son 44.3 y 58 dB con una tasa de muestreo de 1 GS/s. El FoMW y FoMS son 24.7 fJ/paso de conversión y 150.7 dB, respectivamente.
Descripción
Este documento presenta un convertidor analógico-digital (ADC) de aproximación sucesiva de 9 bits y 1 GS/s. En esta arquitectura híbrida, se realiza la operación de pseudo-pipeline, lo que incrementa efectivamente la tasa de muestreo. El ADC adopta dos tecnologías clave: el convertidor de voltaje a tiempo de ganancia variable (VTC), que asegura que la linealidad no se vea comprometida; y el convertidor de tiempo a digital segmentado (STDC), que mejora aún más la linealidad de la cuantificación en el dominio del tiempo. El ADC prototipo se simula en un proceso CMOS de 65 nm estándar con un área activa de 0.038 mm. El SNDR y SFDR simulados son 44.3 y 58 dB con una tasa de muestreo de 1 GS/s. El FoMW y FoMS son 24.7 fJ/paso de conversión y 150.7 dB, respectivamente.