En este estudio, se propuso una estructura de convertidor analógico-digital de registro de aproximación sucesiva con conformación de ruido en cascada (PLNS-SAR ADC) para lograr alta resolución y prescindir de los requisitos de diseño del comparador. El amplificador entre etapas y el integrador del PLNS-SAR ADC se implementaron a través de un amplificador en anillo con alta ganancia y velocidad. El amplificador en anillo se diseñó para mejorar la eficiencia energética y ser tolerante a la variación de proceso-voltaje-temperatura (PVT), y utiliza un circuito de realimentación de modo común de bucle único (CMFB). Al procesar señales residuales con un solo amplificador en anillo, se puede maximizar la eficiencia energética y se implementa un sistema de bajo consumo con un 30% menos de consumo de energía que un PLNS-SAR ADC convencional. Con un amplificador en anillo de alta ganancia, la fuga de ruido se suprime en gran medida, y se puede implementar una estructura que sea tolerante a las discrepancias entre el bucle analógico y los filtros de corrección digital. La relación señal a ruido y distorsión medida (SNDR) es de 70 dB para un ancho de banda (BW) de 5,15 MHz a una tasa de muestreo (Fs) de 72 MS/s con una relación de sobremuestreo (OSR) de 7, y el consumo de energía es de 2,4 mW. El (= SNDR + BW/Potencia) es de 163,5 dB. La estructura propuesta en este estudio puede lograr alta resolución y ancho de banda amplio con buena eficiencia energética, sin un proceso de calibración de filtro, a través del uso de un amplificador en anillo en el PLNS-SAR ADC.