Un convertidor analógico digital de aproximación sucesiva (SAR) asíncrono incorpora una celda de retardo basada en resistores pasivos para reducir el consumo de energía y adaptar el SAR ADC con una frecuencia de muestreo reconfigurable o un período de bit cónico sin calibración de retardo repetida. El ADC tiene como objetivo tener una frecuencia de muestreo de varios MS/s. La celda de retardo propuesta adopta una arquitectura de retardo controlada por resistencia para generar un retardo de nanosegundos con alta linealidad. La celda de retardo controlada por resistencia se basa en un resistor pasivo en lugar de un transistor MOS utilizando una región de tríodo para evitar la característica de retardo no lineal de dispositivos activos. A partir del análisis de la linealidad de la celda de retardo, la celda de retardo basada en resistores pasivos logra un error de retardo de aproximadamente el 5 por ciento. El ADC prototipo para validar la propuesta de la celda de retardo basada en resistores pasivos está fabricado en 40 CMOS. El ADC ocupa 0.054 y logra un SNDR de 57.4 dB con una disipación de potencia de 67 a una fuente de alimentación de 1.1 V con una frecuencia de muestreo de 3 MHz.