Este documento presenta un convertidor analógico-digital (ADC) de aproximación sucesiva de 12 bits y 100 MS/s basado en una matriz de capacitores de puente con redundancia y calibración de no linealidad. Se propuso un método de calibración de no linealidad diferencial para compensar la linealidad, que se ve degradada por la capacitancia parásita del capacitor de puente. Para reducir la disipación de potencia y aliviar el error de establecimiento de la matriz de capacitores DAC, se propuso un esquema redundante híbrido. Se implementó un ADC SAR de bajo consumo y alto rendimiento basado en las técnicas propuestas. Este prototipo de ADC SAR se implementó en tecnología CMOS de 28 nm. Los resultados de las mediciones mostraron que el ADC SAR propuesto podría lograr una relación señal-ruido y distorsión (SNDR) de 61.46 dB y 58.82 dB a frecuencias de entrada bajas y de Nyquist, respectivamente, lo que resulta en figuras de mérito (FOMs) de 8.69 fJ/conversión y 11.8 fJ/paso de conversión, respectivamente. El núcleo del ADC SAR ocupaba un área activa de 0.0227 mm.