Se presenta un convertidor analógico-digital (ADC) de aproximación sucesiva (SAR) de 12 bits y 200 MS/s implementado en CMOS de 40 nm. Dicho ADC consta de dos ADC SAR asíncronos y un amplificador dinámico, que consume una potencia estática de 1.2 mW (la potencia total es de 8 mW) y ocupa un área de 0.046 mm. La ganancia entre etapas se ve afectada por la capacitancia parásita en los ADC SAR, así como por la ganancia del amplificador dinámico, que es variable con respecto al proceso-voltaje-temperatura (PVT). Se propone una calibración de fondo de la ganancia entre etapas para ajustarla y seguir las variables PVT. Los resultados de las mediciones muestran que, con la calibración, el rango dinámico libre de espurios (SFDR) y la relación señal-ruido y distorsión (SINAD) pueden mejorar de 68 dB y 61 dB a 78 dB y 63 dB, respectivamente. El rendimiento dinámico fue estable bajo diferentes condiciones de VT.