Este documento presenta una novedosa arquitectura de convertidor analógico-digital de registro de aproximación única de alta precisión de 11 bits (SS/SAR ADC) diseñada específicamente para sensores de imagen CMOS (CISs). El diseño propuesto resuelve desafíos críticos en los ADC convencionales al utilizar solo dos voltajes de referencia, minimizando así la desigualdad de voltaje y eliminando por completo la necesidad de matrices de interruptores complejas. Este enfoque único reduce el conteo de transistores en 64 por columna ADC, mejorando significativamente la eficiencia de área y la simplicidad del circuito. Además, se introduce una técnica innovadora de calibración de rango de pasos finos en chip para mitigar el impacto de la capacitancia parásita, asegurando la alineación precisa entre pasos gruesos y finos y logrando una linealidad excepcional. Fabricado utilizando un proceso CMOS de 0.18 um, el ADC demuestra métricas de rendimiento superiores, incluyendo una no linealidad diferencial (DNL) de -1/+1.86 LSB, una no linealidad integral (INL) de -2.74/+2.79 LSB, un número efectivo de bits (ENOB) de 8.3 bits y una relación señal-ruido y distorsión (SNDR) de 51.77 dB. Operando a 240 kS/s con un consumo de energía de 22.16 uW, el ADC logra una destacada figura de mérito () de 0.291 pJ/paso. Estos resultados demuestran el potencial de la arquitectura propuesta como una solución transformadora para aplicaciones CIS de alta velocidad y eficiencia energética.