Un ADC en cascada de 12 bits y 1 GS/s con una nueva estrategia de temporización en un proceso CMOS de 40 nm
Autores: Xu, Fangyuan; Guo, Xuan; Li, Zeyu; Jia, Hanbo; Wu, Danyu; Wu, Jin
Idioma: Inglés
Editor: MDPI
Año: 2023
Acceso abierto
Artículo científico
2023
Un ADC en cascada de 12 bits y 1 GS/s con una nueva estrategia de temporización en un proceso CMOS de 40 nm
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería Eléctrica y Electrónica
Palabras clave
Adc
Pipelined
Timing
Calibration
Comparator
Robustnessadc
En línea
Sincronización
Calibración
Comparador
Robustez
Licencia
CC BY-SA – Atribución – Compartir Igual
Consultas: 28
Citaciones: Sin citaciones
Este documento presenta un convertidor analógico-digital (ADC) en cascada de 12 bits y 1 GS/s fabricado en tecnología CMOS de 40 nm que optimiza el tiempo de establecimiento, la tasa de error de bits y la robustez.
Descripción
Este documento presenta un convertidor analógico-digital (ADC) en cascada de 12 bits y 1 GS/s fabricado en tecnología CMOS de 40 nm que optimiza el tiempo de establecimiento, la tasa de error de bits y la robustez.