Este documento presenta un convertidor analógico-digital (ADC) en tiempo real de salida de 56 GS/s de 8 bits, donde los datos convertidos a toda velocidad son emitidos por transmisores de 16 carriles. Se utiliza un arreglo SAR asincrónico de 64 vías de 8 bits que emplea una estrategia de conmutación monótona y dividida con 1 bit de redundancia para lograr una alta linealidad y eficiencia energética. Se desarrolla un anillo de baja potencia basado en un oscilador controlado por voltaje inyectado bloqueado en fase combinado con un ajustador de desfase basado en interpolador de fase para generar las 8 fases de muestreo equidistantes. La corrección digital de ganancia, la calibración de compensación de detección digital-analógica y la calibración de desfase de dos pasos grueso-fino se combinan para optimizar el rendimiento del ADC. Se diseña un detector de borde y selector de fase asociado con una posición común de transmisión de datos cercana al extremo y una posición de recolección de datos lejana al extremo para evitar la competencia de reinicio e implementar una latencia determinista. Fabricado en un proceso CMOS de 28 nm, el ADC prototipo logra un sobresaliente SNDR de 36.38 dB a 56 GS/s con una entrada de 19.9 GHz, donde 7.25 dB y 9.33 dB son optimizados por la calibración de compensación de desfase y la calibración de desfase de tiempo, respectivamente. El núcleo del ADC ocupa un área de 1.2 mm y consume 432 mW de energía.