Este documento presenta un convertidor analógico-digital (ADC) de canal cuádruple entrelazado en el tiempo de 3GSps y 12 bits. La combinación de muestreo de reloj principal y ajuste de retardo se adopta para eliminar el desfase temporal debido a las disparidades de canal. Se utiliza un esquema de comparación temprana para minimizar el tiempo no superpuesto, donde se desarrolla una traba diseñada a medida para reemplazar al generador de reloj no superpuesto típico. Al utilizar el condensador de dither para generar una corriente continua equivalente de entrada, se desarrolla una calibración basada en la entrada cero para corregir la disparidad de condensador y el error de ganancia entre etapas. Fabricado en un proceso CMOS de 40 nm, el ADC logra una relación señal-ruido y distorsión (SNDR) de 57.8 dB y un rango dinámico libre de espurias (SFDR) de 72 dB con una señal de entrada de tono de 23 MHz. Puede lograr un SNDR superior a 52.3 dB y un SFDR superior a 61.5 dB en toda la primera zona de Nyquist. Las no linealidades diferenciales e integrales son de -0.93/+0.73 bits menos significativos (LSB) y -2.8/+4.3 LSB, respectivamente. El ADC consume 450 mW alimentado a 1.8V, ocupa un área activa de 3 mm x 1.3 mm. El cálculo del factor de mérito de Walden alcanza 0.44 pJ/paso.