Recientemente, las Redes Neuronales Profundas (DNNs) han sido ampliamente utilizadas en el procesamiento del lenguaje natural. Sin embargo, las DNNs suelen ser intensivas en cálculos y costosas en memoria. Por lo tanto, desplegar DNNs en el mundo real es muy difícil. Para resolver este problema, propusimos un modelo de red basado en la red neuronal convolucional dilatada con compuertas, que es muy amigable con el hardware. Ampliamos aún más las representaciones de palabras y la profundidad de la red para mejorar el rendimiento del modelo. Reemplazamos la función Sigmoid para que sea más amigable para los cálculos de hardware sin pérdida, y cuantificamos los pesos y activaciones de la red para comprimir el tamaño de la red. Luego propusimos el primer acelerador de detección de eventos basado en FPGA (Field Programmable Gate Array) basado en el modelo propuesto. El acelerador redujo significativamente la latencia con una arquitectura completamente en serie. Implementamos el acelerador en el FPGA Xilinx XCKU115. Los resultados experimentales muestran que nuestro modelo obtiene el puntaje F1 más alto del 84.6% en el corpus ACE 2005. Mientras tanto, el acelerador logró 95.2 gigaooperaciones (GOP)/s y 13.4 GOPS/W en rendimiento y eficiencia energética, lo cual es 17/158 veces mayor que la Unidad de Procesamiento Gráfico (GPU).