La multiplicación de polinomios es la parte más costosa computacionalmente del algoritmo de criptografía basado en retículos. Sin embargo, los esquemas de aceleración existentes tienen problemas, como bajo rendimiento y alta sobrecarga de recursos de hardware. Basado en la multiplicación de polinomios de transformación teórica de números (NTT, por sus siglas en inglés), este artículo propuso un simple módulo de reducción de Montgomery con estructura de canalización para realizar una multiplicación de módulo rápida. Para mejorar el rendimiento del módulo NTT, se utiliza la tecnología de almacenamiento de bloques en el módulo de hardware NTT para permitir que la unidad de cálculo lea y escriba datos alternativamente. Basado en el módulo de hardware NTT, también se propone un método de almacenamiento de parámetros precalculados y cálculo en tiempo real adecuado para la arquitectura de hardware de este artículo. Finalmente, se implementa el hardware del multiplicador de polinomios basado en el módulo NTT, y se lleva a cabo la simulación de funciones y la evaluación de rendimiento. Los resultados muestran que el acelerador de hardware propuesto puede tener un excelente rendimiento computacional mientras utiliza menos recursos de hardware, cumpliendo así con los requisitos de los algoritmos de cifrado de retículas en chips de seguridad. En comparación con los estudios existentes, el rendimiento computacional del multiplicador de polinomios diseñado en este artículo se mejora aproximadamente de 1 a 3 veces, y los recursos de corte y de almacenamiento utilizados se reducen aproximadamente en un 60% y 17%, respectivamente.