Este documento propone un acelerador de CNN reconfigurable dinámico y eficiente (EDRCA) para FPGAs con el fin de abordar los problemas de recursos de hardware limitados y baja eficiencia energética en el despliegue de redes neuronales convolucionales en dispositivos de computación en el borde. Primero, se propone un método de optimización de la secuencia de capas de configuración para minimizar la sobrecarga de tiempo de configuración y mejorar el rendimiento. En segundo lugar, se diseñan plantillas de acelerador para regiones dinámicas con el fin de crear una interfaz unificada de alta velocidad y mejorar el rendimiento operativo. La tecnología reconfigurable dinámica se aplica en la plataforma FPGA Xilinx KV260 para diseñar el acelerador EDRCA, resolviendo las limitaciones de recursos de hardware en el diseño tradicional de aceleradores. La red de detección de objetos YOLOV2-TINY se utiliza para probar el acelerador EDRCA en la plataforma Xilinx KV260 utilizando datos de punto flotante. Los resultados a 250 MHz muestran un rendimiento de computación de 75.1929 GOPS, un consumo de energía pico de 5.25 W y una eficiencia energética de 13.6219 GOPS/W, lo que indica el potencial del acelerador EDRCA para la computación de inteligencia en el borde.